Diseño de multiplicador de 64 bits utilizando la técnica de barrido superpuesto
Se presenta el desarrollo del novel algoritmo de multiplicación por barrido superpuesto de 3-bits, así como también los aspectos importantes del diseño de la arquitectura, redes lógicas y layout de un multiplicador de 64-bits utilizando como caso de estudio.
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| Autor principal: | |
|---|---|
| Formato: | article |
| Idioma: | spa |
| Publicado em: |
1987
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| Assuntos: | |
| Acesso em linha: | http://bibdigital.epn.edu.ec/handle/15000/9498 |
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