Evaluación experimental de algoritmo de encriptación AES en hardware FPGA para la optimización de la seguridad en comunicaciones aeronáuticas desarrolladas mediante el uso de sistemas embebidos en aeronaves de ala rotatoria

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La evaluación de un algoritmo de encriptación AES mediante VHDL propone un ejercicio de investigación tendiente a validar código que pueda evidenciar el rendimiento en el uso de recursos en diversos circuitos integrados FPGA de las familias Cyclone IV, Cyclone V y Artix7. En ello supone el aprendiza...

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Tallennettuna:
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Päätekijä: Andrade Reyes, Marcos Aurelio (author)
Aineistotyyppi: masterThesis
Kieli:spa
Julkaistu: 2024
Aiheet:
AES128
VHDL
FPGA
Linkit:https://repositorio.upse.edu.ec/handle/46000/12180
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https://repositorio.upse.edu.ec/handle/46000/12180

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